基于Verilog和FPGA的简易LED数字时钟
项目简介
本资源压缩包内含整个Quartus项目工程Top_proj。本项目基于Verilog语言和Quartus II平台设计了一个FPGA简易数字钟，能实现小时、分钟和秒的计时及显示。通过控制时、分和秒实现时钟计时的计数模块是本次设计的核心。
功能描述
- 计时功能：
- 能够准确计时小时、分钟和秒。
- 秒计数满60产生一个向分钟的进位，分钟计数满60产生一个向小时的进位。
- 这两个进位信号将小时、分和秒联系起来，是理解本设计的关键点。
- 时间校对：
- 设计了一个初值设置控制信号，按下设置信号时能利用开发板上的拨码开关或按键对时间进行校对设置。
使用说明
- 解压文件：
- 下载并解压本资源压缩包，得到Quartus项目工程Top_proj。
- 打开项目：
- 使用Quartus II软件打开Top_proj工程文件。
- 编译与下载：
- 编译项目并下载到FPGA开发板上。
- 功能测试：
- 通过开发板上的拨码开关或按键进行时间校对，观察LED显示的计时效果。
注意事项
- 确保开发板与Quartus II软件兼容。
- 在进行时间校对时，注意拨码开关或按键的操作方式。
贡献与反馈
欢迎对本项目提出改进建议或反馈问题。您可以通过提交Issue或Pull Request来参与项目的改进。
许可证
本项目采用MIT许可证，详情请参阅LICENSE文件。