组原课设 5段流水线CPU
项目描述
本资源文件是华中科技大学（华科）计算机组成原理课程设计的一部分，主要内容是在Logisim平台上实现一个单周期CPU，并进一步优化为5段流水线CPU。该设计涵盖了理想流水线、插气泡和数据重定向等技术，用于处理流水线中的各种冲突。
主要内容
- 单周期CPU实现：
- 在Logisim平台上实现了基本的单周期CPU，能够执行MIPS指令集中的基本指令。
- 5段流水线CPU：
- 将单周期CPU优化为5段流水线CPU，提高了CPU的执行效率。
- 实现了理想流水线，确保指令在流水线中顺畅执行。
- 冲突处理：
- 通过插气泡（Bubble）技术处理数据冲突和控制冲突。
- 使用数据重定向（Data Forwarding）技术优化数据路径，减少流水线停顿。
- 测试案例：
- 包含老师提供的各种测试案例，确保CPU设计的正确性和稳定性。
- 提供了详细的测试结果，展示了CPU在不同测试案例下的运行情况。
- 故障处理：
- 针对流水线中可能出现的各种故障，提供了相应的处理方案和调试方法。
- 任务书和MIPS指令集：
- 附带了课程设计的任务书，详细描述了设计要求和评分标准。
- 提供了MIPS指令集的详细说明，帮助理解CPU的指令执行过程。
使用说明
- 环境准备：
- 确保已安装Logisim平台，用于打开和运行CPU设计文件。
- 打开项目：
- 使用Logisim打开项目文件，查看和运行CPU设计。
- 测试与调试：
- 根据提供的测试案例，验证CPU的正确性。
- 如有故障，参考故障处理部分进行调试。
贡献与反馈
欢迎对本项目提出改进建议或反馈问题。您可以通过提交Issue或Pull Request的方式参与项目改进。
许可证
本项目遵循MIT许可证，详情请参阅LICENSE文件。